Pour utiliser gtkwave, et ainsi visualiser les signaux lors de la simulation, il suffit d’ajouter au banc de test :

initial begin
    $dumpfile("test.vcd");
    $dumpvars(0, test);
end

Un fichier test.vcd sera généré par iverilog. « gtkwave test.vcd » et les signaux s’affichent ! :)

Bien que ISE (de Xilinx) ignore les bloc « initial », on peut tout de même rajouter un ifdef et endif.

`ifdef SIMULATION
    ....
`endif

Pour activer les instructions entre ifdef et endif, on lance iverilog avec l’option -DSIMULATION. Dernière chose, un makefile,

all: simulation

simulation: module.v top.v
 iverilog -DSIMULATION -o design module.v top.v && vvp design

test.vcd: simulation

wave: test.vcd
 gtkwave test.vcd